英特尔率先拥抱 High-NA EUV 光刻机，台积电持观望态度
IT之家 1 月 7 日消息，芯片巨头英特尔最近获得了业内第一个 0.55 数值孔径（High-NA）的 ASML 极紫外（EUV）光刻机将有助于其在未来几年实现更先进的芯片工艺。与之形成鲜明对比的是，另一个巨头台积电不动，似乎并不急于加入下一代光刻技术的竞争。行业分析师预计，台积电可能会到来 2030 这项技术将在年甚至更晚使用。
这次获得的英特尔 High-NA EUV 光刻机将首先用于学习和掌握该技术，预计将在未来两三年内使用 18A （1.8nm 工艺)芯片工艺节点之后。相比之下，华兴资本和台积电采取了更加谨慎的策略 SemiAnalysis 分析师认为，台积电可能会到达 N1.4 过程后(预计在 2030 年后)才会采用 High-NA EUV 技术。
分析师 Szeho Ng 说：“英特尔计划将与英特尔一起工作 High-NA EUV 与 GAA 同时引入晶体管 20A 不同的工艺，我们预计台积电将在 N1.4 只有在工艺完成后才引入 High-NA EUV，最早也要到 2030 年以后。”
IT之家注意到，英特尔激进的工艺路线图包括从 20A（2nm 等级)开始引入 RibbonFET 全环栅晶体管和 PowerVia 背面供电网络，然后在 18A 并在进一步优化 18A 之后采用节点 High-NA EUV 为了达到更低的功耗、更高的性能和更小的芯片尺寸，光刻机。
目前主流的 EUV 光刻机采用 0.33 数值孔径（Low-NA）镜头可以在量产中实现 13 到 16 纳米的关键尺寸足以生产 26 金属间距和纳米 25 到 30 纳米的互联间距。这对于 3nm 水平工艺已经足够了，但随着工艺的微缩，金属间距将缩小到 18-21 纳米（imec 这将需要数据) EUV 双曝光、图形蚀刻或图形化 High-NA 单曝光等技术。
从英特尔计划开始 20A 开始引入图形化蚀刻，然后在 18A 之后采用节点 High-NA EUV，这可以降低工艺流程的复杂性，避免使用 EUV 双重曝光。然而，High-NA EUV 光刻机比 Low-NA EUV 光刻机要贵得多，还有一系列特殊性，比如曝光面积减少一半。
分析人士认为，至少在早期，High-NA EUV 成本可能高于 Low-NA EUV 双曝光，这也是台积电暂时观望的原因。台积电更倾向于采用成本较低的成熟技术，以保证产品的竞争力。
“尽管 Low-NA EUV 多次曝光会降低产能，但其成本可能仍然低于 High-NA EUV，华兴资本分析师 Szeho Ng 解释道，“High-NA EUV 为了驱动更精细的临界尺寸，需要更高的光源功率，这将加速投影光学器件和光罩的磨损，抵消更高生产能力的优势。这与台积电以最具竞争力的技术瞄准大众市场的策略是一致的。”
台积电早在 2019 年年开始在芯片量产中使用 EUV 光刻机比三星晚了几个月，比英特尔早了几年。英特尔希望 High-NA EUV 在三星和台积电领域处于领先地位，具有一定的技术和战略优势。假如台积电等待 2030 年或以后使用 High-NA EUV，芯片制造工艺能否保持领先地位？
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