DS90LV110：1至10路LVDS数据与时钟分配器详解
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DS90LV110：1至10路LVDS数据与时钟分配器详解
DS90LV110是一款基于低压差分信号（LVDS）技术构建的高性能1:10数据与时钟分配器，适用于高带宽、低功耗的信号分发应用。该器件具备完整的差分信号处理路径，从输入到输出均保持差分特性，从而有效降低噪声并优化脉宽失真。其设计支持将单一输入信号分发至最多十个输出通道，适用于点对点及多点总线拓扑结构。
核心特性
● 支持高达800 Mbps的全差分数据传输路径，具备出色的信号保真度。
● 在PRBS=223-1模式下，峰值-峰值抖动仅为145 ps（典型值）。
● 采用单一+3.3 V供电方案，总功耗控制在413 mW以下（典型值）。
● 输出通道间的偏斜为35 ps（典型值），确保高时序精度。
● 差分输出电压Vod为320 mV（典型值），终端负载为100 Ω。
● 支持LVPECL信号输入，兼容多种差分驱动源。
● 传播延迟低至2.8 ns（典型值），提升系统响应速度。
● 输入阈值范围小于±100 mV，增强信号检测灵敏度。
● 封装形式为28引脚TSSOP，便于集成。
● 完全符合ANSI/TIA/EIA-644 LVDS标准。
应用信息
输入故障保护设计
DS90LV110的接收器输入端未集成故障安全偏置功能。对于大多数点对点或单主站多从站结构的应用，这一设计无需额外保护。但在特定情况下，若需在驱动器关闭状态下维持链路稳定状态，可通过在IN+和IN-引脚分别接入10 kΩ的拉高和拉低电阻，实现轻微的正向差分偏置，从而设定已知逻辑电平。
LVDS输入端接要求
为确保最佳信号完整性，建议在LVDS接收器的输入引脚附近安装100 Ω的终端电阻，以匹配阻抗并减少信号反射。
控制输入处理
EN控制输入具有内部下拉功能，若引脚悬空，则默认输出为三态。对于未使用的控制输入，需确保其处于确定状态，以避免干扰。
扩展输出能力
在需要扩展输出数量的应用中，可以使用多个DS90LV110器件进行级联。设计时应综合考虑总传播延迟和输出抖动累积的影响，以维持系统时序精度。
PCB布局与电源系统优化
为保证DS90LV110的稳定运行，建议采用低噪声电源设计和合理的布局策略。电源层与地层之间应使用4至10密耳的薄介质，以增强固有电容并改善高频滤波效果。
- 推荐旁路电容配置：0.01 µF至0.1 µF的射频陶瓷电容，以及2.2 µF至10 µF的钽电解电容。
- 旁路电容的额定电压应至少为电源电压的五倍。
- 每个电源引脚应使用两个过孔进行连接，以降低电感并提升旁路效率。
此外，建议在PCB的外层设置附加接地层，以提升屏蔽效果和电源层电容。接地层需通过高频过孔与主地层相连，间隔应尽量缩短，以降低镜像电流路径阻抗并减少信号失真。
为避免寄生电容干扰传输线阻抗，接地层应远离传输线和元件焊盘。建议间距为传输线最大宽度或介质厚度中的较大值。
多点与点对点应用对比
在数据速率超过400 Mbps的高速应用中，点对点结构比多点拓扑更具优势。由于点对点架构中仅存在远端接收器负载，而非多个短截线负载，信号完整性显著提升。
图3展示了点对点分布的典型应用示意图，适用于构建更高带宽的LVDS总线系统。
输入与输出接口配置
DS90LV110支持差分信号输入，并兼容LVPECL、LVDS和CML等多种驱动类型。典型直流耦合接口如图4至图6所示。
输出信号符合LVDS规范，可直接耦合至LVDS、CML或LVPECL接收器。图7为输出端至常见接收器的典型接口配置。设计时应参考接收器数据手册，确保共模电压范围匹配，以实现可靠通信。
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