DS90LV110：高性能1至10路LVDS数据与时钟分配器
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DS90LV110：高性能1至10路LVDS数据与时钟分配器
在高速通信和信号处理系统中，DS90LV110作为一种基于低压差分信号（LVDS）技术的1至10路数据与时钟分配器，提供了低功耗、高带宽和低抖动的解决方案。该器件支持高达800 Mbps的数据速率，适用于点对点或多点配置下的高速信号传输。
关键特性
- 全差分信号路径，抖动性能优异，适用于800 Mbps下PRBS=2²³-1数据模式，典型峰值-峰值抖动为145 ps
- 单电源供电，仅需+3.3 V，典型总功耗低于413 mW
- 输出通道间偏斜仅为35 ps（典型值），确保高精度时序
- 差分输出电压为320 mV（典型值），终端负载为100 Ω
- 兼容LVPECL输入信号
- 接收器输入阈值低于±100 mV，增强信号容忍度
- 传播延迟典型值为2.8 ns
- 采用28引脚TSSOP封装，符合ANSI/TIA/EIA-644 LVDS标准
产品概述
DS90LV110通过其完全差分的输入到输出架构，实现了低噪声生成和低脉宽失真，适用于对信号完整性要求较高的系统。其设计允许单输入连接至全部10个输出通道，适合在多点总线或高速点对点链路中实现信号扇出。该器件尤其适用于高达400 MHz的时钟分配场景。
该设备支持LVDS电平输入，也能够通过衰减网络兼容LVPECL或PECL电平。借助内置的使能引脚，LVDS输出可以进入三态模式，为系统设计提供了更高的灵活性。
应用配置建议
输入故障保护
DS90LV110的接收器输入未集成故障安全偏置。在点对点或多点应用中，当驱动器未激活时，建议通过外部电阻网络（IN+接10 kΩ至Vcc，IN-接10 kΩ至GND）施加轻微偏置，以设定已知的高电平状态，同时最小化失真。
输入端接
为确保信号完整性，LVDS接收器输入端应尽可能靠近引脚位置配置100 Ω终端电阻。
控制输入处理
EN引脚具备内部下拉功能。若引脚悬空，所有输出将默认进入三态，需在系统设计时予以注意。
扩展输出端口
通过串联使用多个DS90LV110，可以扩展系统输出通道数量。需要注意的是，每个新增器件都会引入额外的传播延迟，进而影响总抖动。
PCB布局与电源设计
为保证DS90LV110的最佳性能，PCB布局应注重电源与接地层的优化。采用薄电介质（4至10密耳）的电源/接地夹层，可以显著提升固有电容，从而改善高频下的电源滤波效果。
推荐使用组合旁路电容策略：射频陶瓷电容（0.01 µF至0.1 µF）和钽电解电容（2.2 µF至10 µF）。钽电容的额定电压应为工作电压的五倍以上。在电源引脚与电容端子之间使用双过孔，有助于减少互连电感，扩展旁路频响。
为增强屏蔽效果，可在外层覆盖接地层。为确保有效屏蔽，该接地层应通过短间隔过孔连接至内层接地层。此外，接地层与传输线及元件焊盘之间应保持一定距离，以避免寄生电容影响传输线阻抗。
多点与点对点配置比较
在数据速率超过400 Mbps的场景中，推荐使用点对点配置。相比多点拓扑，点对点结构减少了PCB短截线带来的信号衰减，仅需驱动远端接收器，从而显著提升信号质量与数据吞吐能力。
接口设计建议
输入接口
DS90LV110支持多种差分驱动器的直流或交流耦合，包括LVDS、LVPECL和CML。图示展示了与典型差分驱动器的典型直流耦合方式。
输出接口
DS90LV110的输出信号符合LVDS标准，可直流耦合至LVDS、CML或LVPECL接收器。推荐在实际部署前参考接收器数据手册，以确保共模输入范围匹配。
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