DAC37J84/DAC38J84：四通道、16 位、1.6/2.5 GSPS 数模转换器

DAC37J84/DAC38J84：四通道、16 位、1.6/2.5 GSPS 数模转换器

产品特性

• 分辨率：16 位
• 采样率范围：
  • DAC37J84：最高 1.6 GSPS
  • DAC38J84：最高 2.5 GSPS
• 最大输入数据速率：1.23 GSPS
• JESD204B 接口支持：
  • 8 个串行输入信道
  • 每信道最高 12.5 Gbps 数据传输速率
  • Subclass 1 多 DAC 同步支持
• 集成低抖动 PLL（锁相环）
• 支持 1x 至 16x 插值
• 48 位 NCO 或 ±n×Fs/8 复数混频器
• 宽频带数字正交调制器校正
• 内置 Sin(x)/x 校正滤波器
• 支持分数采样组延迟校正
• 多频带模式：支持独立复数信号的数字求和
• 3/4 线 SPI 控制接口（电压范围 1.5V–1.8V）
• 内置温度传感器
• 支持 JTAG 边界扫描
• 与 DAC37J82/DAC38J82 系列引脚兼容
• 功耗：2.5 GSPS 时约 1.8W
• 封装形式：10mm x 10mm，144 焊球 BGA

典型应用

• 蜂窝基站系统
• 分集传输架构
• 宽带通信系统
• 直接数字合成（DDS）测试仪器
• 毫米波与微波回程设备
• 自动测试设备（ATE）
• 有线通信基础设施

产品概述

DAC37J84/DAC38J84 系列是 TI 推出的一组高性能四通道数模转换器（DAC），支持 1.6GSPS 至 2.5GSPS 的采样速率。该系列基于 JESD204B 标准接口设计，提供高达 12.5Gbps 的串行数据输入能力，并支持多设备同步。

设备内集成多种数字信号处理功能，包括插值滤波器、数字正交调制器校正（QMC）和组延迟校正（GDC），有效提升了发射链路的信号完整性与系统性能。

关键技术亮点

该器件采用低抖动 PLL 模块以优化时钟生成，同时提供可旁路的 2x 至 16x 插值滤波器，从而减少外围模拟滤波器设计的复杂度。48 位 NCO 与独立复数混频器支持灵活的频率合成与信号定位。

此外，设备还集成 QMC 和 GDC 功能，能够对发射链中的 IQ 失衡进行精确补偿，提高直接上变频系统的线性度和精度。

可编程 PA 保护机制可在检测到异常功率电平时自动触发保护，提升系统的稳定性与可靠性。

功能框图

应用信息

DAC37J84/DAC38J84 系列为 16 位四通道 DAC，支持高达 1.23GSPS 的输入数据率。每个通道提供最大 1GHz 的复数信号带宽，多频带求和模块支持两个载波信号在独立混频后合并，实现单路径复信号发射。

在 1.6GSPS 模式下，器件功耗约为 1.3W，而在 2.5GSPS 模式下功耗约 1.8W。其高性能 QMC/GDC 功能使其适用于多天线载波聚合、LTE-Advanced 等先进通信系统。

典型应用案例

双低中频宽带 LTE 发射机

图 1 展示了一种基于 DAC37J84/DAC38J84 的直接转换发射机结构。该设计目标为 80MHz 带宽的 LTE 信号，采用数字预失真（DPD）以校正三阶非线性，因此 DAC 需处理 240MHz 的总输出带宽。

通过采用高采样率输出，设备显著降低了模拟滤波器的设计复杂度，同时借助 PLL 从 307.2MHz 参考时钟生成 DAC 时钟。复数混频器将基带信号上变频至目标 IF 频率，FPGA 支持最大 12.5Gbps Serdes 数据速率。

设计要求

• 信号带宽：80 MHz
• 总 DAC 输出带宽：240 MHz
• DAC PLL：启用
• DAC 参考频率：307.2 MHz
• FPGA Serdes 最大数据速率：12.5 Gbps

设计流程

① 数据输入速率设定

根据奈奎斯特准则，数据输入率需至少为信号带宽的两倍。考虑插值滤波器对输入带宽的限制，最终选择 307.2MSPS 的标准电信速率。

② 中频频率选择

IF 频率需避开谐波干扰，同时不降低 ACPR 性能。计算得出最低 IF 频率为 200MHz，最终选择 220MHz 以进一步远离二次谐波干扰。

③ 插值设置

为避免镜像频谱干扰，DAC 输出速率需高于 680MHz。通过 8 倍插值，DAC 时钟设定为 2457.6MSPS，镜像频率位于 1777.6MHz，远离目标频段。

④ PLL 设置

参考时钟为 307.2MHz，PFD 设定为 153.6MHz，M 分频为 16，VCO 工作频率为 4915.2MHz，确保 DAC 时钟为 2457.6MHz。

⑤ Serdes 通道配置

四通道 DAC 总串行速率约为 24.576Gbps。在 12.5Gbps Serdes 速率下，采用 2 通道配置，JESD204B 模式设置为 L（低速）244 模式。

双零中频宽带发射机

图 2 展示了适用于宽带信号发射的零中频架构。在 192MHz 信号带宽与 960MHz 总带宽需求下，DAC 时钟由 LMK04828 提供，FPGA 支持最大 12.5Gbps Serdes 速率。

电源建议

DAC37J84/DAC38J84 使用三种电源电压，其中部分电源对噪声敏感。建议采用双层电源层设计，并在数字与模拟电源之间加入地层。电源端应使用小电容去耦，大电容则置于远离引脚的位置。

布局建议

• DAC 输出端应就近连接电阻，以设定源阻抗并提供至地的直流通路。
• 若不使用外部 PLL 滤波器，应保持相关引脚开路，避免引入时钟杂散。
• Serdes 通道应为差分走线，保持阻抗匹配，并在走线下保持完整接地层。
• 使用 0201 电容进行 Serdes 交流耦合，降低串扰。
• 建议模拟 Serdes 通道以验证 JESD204B 兼容性。
• SYSREF 走线应远离 DACCLK 走线，推荐使用脉冲 SYSREF 或禁用连续 SYSREF 以减少输出杂散。
• RBIAS 应采用短路径布线，建议采用板下走线直接连接至 GND。
• 去耦电容应尽可能靠近电源引脚布置。
• 数字与模拟电源应分层布线，中间加地层以降低干扰。