台积电首次提出AI芯片三层次架构理论
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台积电首次提出AI芯片三层次架构理论
5月14日，据Trendforce报道，在台积电2026年技术论坛上，副共同营运长张晓强表示，目前业界普遍采用“五层蛋糕”模型来描绘AI生态系统，从底层的电力供应、数据中心、芯片设计、模型开发，到最终的应用层，层层递进。
然而，若从芯片设计与制造的角度重新审视，AI芯片还可进一步划分为三个关键层次：首先是基础计算能力（Compute），其次是异构整合与3D IC封装，最后是被视为未来核心的光子（Photonics）与光学互连技术。
台积电先进技术业务开发处长袁立本补充道，公司正构建一套完整的“三层次”AI平台架构，涵盖SoIC（系统级内连芯片）、CoWoS（芯片上封装芯片）以及COUPE光互连等前沿技术。
据悉，全球首款基于COUPE技术的200Gbps微环调制器（Micro Ring Modulator）已在今年投入量产，并实现了低于十亿分之一的比特误码率。张晓强在论坛中特别提醒：“COUPE这个词，必须牢牢记住。”
COUPE光互连技术通过SoIC将电子集成电路（EIC）与光子集成电路（PIC）进行三维堆叠，大幅缩短元件间的连接距离，从而提升带宽与能效，同时有效降低电耦合损耗。2026年4月，台积电宣布其COUPE硅光子整合平台计划于当年实现量产，此举被视为共封装光学（CPO）技术落地的重要标志。
袁立本进一步透露，至2030年，台积电将借助400Gbps光调变器、多波长与多光纤阵列等技术，将带宽密度提升8倍至4TBps。他指出，与传统铜线相比，COUPE技术可使系统能效提升4倍，延迟降低10倍。若与现有封装平台深度融合，能效可进一步提升至10倍，延迟则有望降低20倍，成为未来AI数据中心不可或缺的核心技术。
在光引擎中，光子集成电路（PIC）与电子集成电路（EIC）之间的连接方面，英伟达、博通等头部厂商已经开始部署台积电的COUPE技术。该方案的广泛应用，不仅提升了硅光子技术的产业渗透率，也进一步巩固了台积电在该领域的领导地位。
预计到2026年，COUPE技术将实现大规模量产，标志着CPO产业链的整体成熟。届时，CPO的市场空间也将迎来指数级增长，预计到2030年，市场规模将突破100亿美元。
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