北京大学发布真3D EDA工具原型，适配华为逻辑折叠设计范式

据快科技5月27日报道，北京大学集成电路学院在支持华为“韬定律”核心逻辑折叠架构的真3D EDA工具开发方面取得重要进展，成功研发出新一代三维芯片物理设计工具原型，填补了该技术所需的EDA工具空白。

华为“韬定律”基于逻辑折叠技术，在电路设计初期将单一模块内的逻辑功能细化至标准单元层级，并将其分布于垂直堆叠的多层晶圆中。通过微米/亚微米级面对面混合键合技术，可实现垂直方向上的关键路径直接贯通。

这一新型设计方法对EDA工具提出了全新挑战。传统2D设计流程，以及目前广泛应用的“赝3D”（pseudo-3D）方法——即将模块一次性绑定至特定die，并依次使用2D EDA工具完成各层实现——已难以充分发挥逻辑折叠的性能优势。

要实现逻辑折叠的真正潜力，物理设计过程必须在三维空间中进行搜索与优化。包括模块内部划分、跨die互连以及垂直热路径管理在内的多项任务，需在统一的优化框架下同步处理。这也是“真3D”（true-3D）EDA工具的核心价值所在。

北京大学研发的真3D EDA工具，以完整的三维空间作为设计域，支持标准单元级别的跨晶圆分布和全局协同优化，有助于充分释放逻辑折叠设计的性能。

真3D与赝3D设计范式的核心区别可归纳为以下两个方面：

划分粒度：赝3D设计以整个模块为最小单元，将其固定至特定die，模块内部的标准单元必须位于同一层；而真3D设计支持模块内部的标准单元自由分布至不同die，显著扩展了设计自由度。
优化空间：赝3D方法在每片die上独立优化，大量依赖传统2D EDA工具，不支持跨die的逻辑变换或移动；真3D则将整个多die结构视为统一优化对象，设计流程中的所有阶段均可在三维空间中进行搜索和优化，不设跨die操作限制。

围绕逻辑折叠对“真3D”设计能力的需求，北京大学研究团队构建了覆盖布局规划与布局实现阶段的EDA工具原型，并通过GPU加速支持千万级标准单元规模的实例处理。

从技术实现角度看，该工具将跨die布线长度、混合键合端子数量和垂直热路径纳入统一的可微优化体系，使标准单元能够在三维空间内动态调整位置，而非预设于某一die；混合键合端子的使用数量作为变量自动调节，从而在布线长度与跨die连接成本之间实现平衡。

该工具已在多个开源工业级设计案例中完成系统验证，实例规模从约100万扩展至2470万单元。

与当前主流的赝3D设计流程相比，该原型在物理实现性能指标上表现出明显优势，平均实现约30%的布线长度缩减、6%的WNS（最差负偏移）改善和12%的TNS（总负偏移）提升；在热感知优化方面，启用联合优化后峰值温度平均下降3%以上，布线长度影响极小。

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