晶体管级的堆叠！下一代晶体管技术：CFET，将全面替代GAA！英特尔和台积电已走在最前列！
据eeNewsEurope报道，英特尔和台积电将在即将召开的国际电子器件会议（IEDM）上公布他们在垂直堆叠互补场效应晶体管（CFET）方面取得的进展。CFET 很可能在未来十年的某个时候接替全栅极 (GAA) 晶体管（GAA 晶体管本身尚未占领市场）。
CFET 的概念最初是由 IMEC （比利时微电子研究中心）于 2018 年提出的，它涉及将 n 型和 p 型晶体管层叠在一起。虽然早期的研究大多源自学术界，但英特尔和台积电等商业公司现已涉足这一领域，并正在积极探索这种下一代晶体管。
英特尔
英特尔的研究人员构建了一个单片 3D CFET，其中包含三个 n-FET 纳米带，层叠在三个 p-FET 纳米带之上，保持 30nm 的垂直间隙。英特尔公司在题为 "“采用电源通孔和直接背面器件触点的 60 纳米栅极间距的堆叠式 CMOS 反相器演示”的演讲中将介绍利用 60 纳米栅极间距 CFET 的功能性反相器测试电路。该设计还采用了垂直分层双源漏外延和双金属栅极堆栈，并结合了英特尔的 PowerVia 背面电源传输技术。
台积电
为了不被竞争对手超越，台积电将介绍其实践 CFET 的方法，该方法专为逻辑技术而定制，具有 48 纳米栅极间距。台积电的设计强调了在 p 型晶体管之上叠加放置的 n 型纳米片晶体管，具有跨越六个数量级的显著开/关电流比。
台积电表示，该公司的晶体管已经证明了它们的耐用性，90%以上的晶体管成功经受住了测试。虽然台积电承认，要充分利用CFET技术的能力，还有更多的功能需要吸收，但正在进行的工作是实现这一目标的关键一步。
下一代晶体管
CFET 给晶体管设计带来了显著转变，其垂直堆叠允许两个晶体管安装在一个晶体管的占地面积内，从而增加芯片上的晶体管密度。这种设计不仅为提高空间效率铺平了道路，而且还促进了更精简的CMOS逻辑电路布局，有利于提高设计效率。
此外，CFET 的固有结构可能会减少寄生效应，从而潜在地提高性能和功率效率。它们的适应性设计能力（例如平衡 NMOS 和 PMOS 通道变化的能力）与背面供电等创新相结合，进一步简化了制造工艺，使 CFET 成为晶体管技术领域的一个有前景的发展。
英特尔和台积电的努力凸显了 CFET 技术对半导体行业未来的重要性。
来源：由EETOP编译整理自tomshardware
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