AD9923A：集成V驱动器与Precision Timing™发生器的CCD信号处理器

AD9923A：集成V驱动器与Precision Timing™发生器的CCD信号处理器

特性

• 集成15通道V驱动器
• 12位、36 MHz模数转换器（ADC）
• 与AD9923相似的寄存器映射
• 支持5场10相垂直时钟
• 完整的片上定时发生器
• 具备小于600皮秒分辨率的精密定时核心
• 相关双采样器（CDS）
• 6分贝至42分贝10位可变增益放大器（VGA）
• 带可变水平控制的黑色水平夹具
• 片上3V水平驱动器和RG驱动器
• 支持两相和四相H时钟模式
• 兼容电子和机械快门
• 支持外部晶振的片上驱动器
• 带外部同步输入的片上同步发生器
• 8毫米×8毫米CSP_BGA封装，引脚间距为0.65毫米

应用

• 数码静态相机

概述

AD9923A是一款完整的36 MHz前端解决方案，适用于数码相机及其他CCD成像应用。该器件与AD9923产品类似，集成了模拟前端（AFE）、一个完全可编程的时序发生器（TG）以及一个15通道垂直驱动器（V-驱动器）。其精密时序核心可在36 MHz工作频率下，实现约600 ps的分辨率，用于调整高速时钟。

片上V驱动器支持多达15个通道，适用于5场10相CCD。模拟前端包括黑电平钳位、相关双采样（CDS）、可变增益放大器（VGA）和12位模数转换器（ADC）。时序发生器和V驱动器提供所有必要的CCD时钟，包括行时钟（RG）、水平时钟、垂直时钟、传感器门脉冲、基板时钟和基板偏置控制。内部寄存器通过三线串行接口进行编程。

AD9923A采用8毫米×8毫米CSP_BGA封装，工作温度范围为-25°C至+85°C。

图1. 功能框图

操作原理

图2展示了AD9923A在主模式下的典型系统框图。CCD输出由AD9923A的AFE电路处理，该电路包括CDS、VGA、黑电平钳位电路和ADC。数字化的像素信息被发送到数字图像处理器芯片，以进行后处理和压缩。CCD的时序参数通过3线串行接口从系统微处理器编程到AD9923A中。AD9923A从系统主时钟CLI生成CCD的水平、垂直和内部AFE时钟。CLI由图像处理器或外部晶体提供。外部同步由微处理器发出的同步脉冲提供，该脉冲会重置内部计数器并重新同步VD和HD输出。

AD9923A也可工作在从模式，此时VD和HD由图像处理器外部提供。在此模式下，AD9923A的时序与VD和HD同步。

AD9923A中包含了用于HL、H1至H4以及RG的H驱动器，从而使得这些时钟能够直接连接到CCD。该驱动器支持高达3.3 V的H驱动器电压（HVDD）。对于垂直传输时钟、传感器门脉冲以及基板时钟，则需要外部的V驱动器。

AD9923A还包含可编程的机械快门（MSHUT）和闪光灯（STROBE）输出，可用于触发机械快门和闪光灯电路。

图3和图4展示了AD9923A的最大水平和垂直计数器尺寸。内部水平和垂直时钟由这些计数器控制，以指定行和像素位置。最大水平尺寸（HD）为每行8192像素，最大垂直尺寸（VD）为每场4096行。

图2. 典型系统框图，主模式

图3. 垂直和水平计数器

图4. 最大垂直尺寸/水平尺寸

图5. 模拟前端功能框图

模拟前端描述/操作

AD9923A信号处理链如图5所示。从原始CCD像素数据中获取高质量图像，每一步都至关重要。

直流恢复

为减小CCD输出信号中的大直流偏移，采用了一个直流恢复电路，并配以一个外部的0.1 μF串联耦合电容器。通过这种方式，CCD信号的直流电平被恢复至约1.5 V，从而使其与AD9923A的3 V供电电压相匹配。

相关双采样器

相关双采样（CDS）电路对每个电荷耦合器件（CCD）像素进行两次采样，以提取视频信息并滤除低频噪声。两个内部生成的相关双采样时钟（SHP和SHD）分别对CCD信号的参考电平和数据电平进行采样。SHP和SHD采样边缘的位置由位于地址0x37的SHPLOC和SHDLOC寄存器的设置决定。这些时钟信号的放置对于实现最佳的CCD性能至关重要。

在地址为0x04的CDSGAIN寄存器中，CDS增益可设置为-3 dB、0 dB（默认）、+3 dB或+6 dB。+3 dB和+6 dB的设置可提高噪声性能，但会减小输入范围。

可变增益放大器

VGA级提供的增益范围为6 dB至42 dB，可通过串行数字接口以10位分辨率进行编程。为使1 V的输入信号与2 V的ADC满量程范围相匹配，至少需要6 dB的增益。与1 V满量程系统相比，等效的增益范围为0 dB至36 dB。

VGA增益曲线遵循线性分贝特性。使用以下公式，可以计算出任何增益寄存器值下的确切VGA增益：

其中代码范围为0到1023。

图6. VGA增益曲线

模数转换器

AD9923A采用高性能ADC架构，该架构针对高速和低功耗进行了优化。差分非线性（DNL）性能通常优于1个最小可编程单位（LSB）。该ADC采用2 V输入范围。

光学黑体

光学黑体钳位环路可消除信号链中的残余偏移，并跟踪CCD黑电平的低频变化。在每行光学黑体（屏蔽）像素间隔期间，ADC输出会与用户通过CLAMPLEVEL寄存器选择的固定黑电平参考值进行比较。该值可在1023个步长内编程为0 LSB至255 LSB。生成的误差信号经过滤波以降低噪声，并通过数模转换器（DAC）将校正值应用于ADC输入。通常，光学黑体钳位环路在每条水平线上开启一次，但该环路可以更慢地更新以适应特定应用。如果在后处理过程中使用外部数字钳位，则可以使用CLPENABLE寄存器（地址0x00，位D2）禁用AD9923A光学黑体钳位功能。即使环路被禁用，CLAMPLEVEL寄存器仍可用于提供可编程的偏移调整。

CLPOB脉冲应置于CCD光学黑像素期间。建议CLPOB脉冲持续时间至少为20个像素宽，以最大限度地减少钳位噪声。可以使用更短的脉冲宽度，但钳位噪声可能会增加，从而降低跟踪黑电平低频变化的能力。

数字数据输出

数字输出数据使用DOUTPHASE寄存器值进行锁存，如图5所示。也可以将输出锁存器设置为透明，这样ADC的数据输出立即可用。将DOUTLATCH寄存器的D1位设置为1，即可将输出锁存器设置为透明。通过将DOUTDISABLER寄存器设置为0x01，并将D0位设置为1，也可以禁用数据输出（三态）。

DCLK输出可用于数据输出的外部锁存。默认情况下，DCLK输出会跟踪DOUTPHASE寄存器的值。通过更改DCLKMODE寄存器，DCLK输出可以保持在固定相位，而DOUTPHASE寄存器的值则被忽略。

为了优化DCLK上升沿与数据输出转换之间的延迟，我们使用了DOUTDELAY寄存器。默认情况下，从DCLK的上升沿到数据输出的转换大约有8纳秒的延迟。

切换数据输出可能会将噪声耦合到模拟信号路径中。为了最大限度地减少切换噪声，请将DOUTPHASE寄存器设置为与SHP采样位置相同的边沿，或者设置为SHP采样位置之后最多11个边沿。其他设置虽然也能产生良好的结果，但需要进行实验。建议DOUTPHASE位置不要位于SHD采样位置与SHD位置之后11个边沿之间。例如，如果SHDLOC = 0，请将DOUTPHASE设置为12或更大的边沿位置。如果数据输出不需要可调相位，则可以使用寄存器0x01的D1位将输出锁存器设置为透明状态。数据输出编码通常为直接二进制编码，但可以通过将GRAYEN寄存器0x01的D2位设置为1来更改为格雷编码。

主模式推荐上电顺序

当AD9923A上电时，建议按以下顺序进行（见图7）：

1. 为AD9923A打开+3 V电源，并启动主时钟（CLI）。
2. 打开V驱动器电源（VH和VL）。VH和VL的开启顺序没有限制。
3. 通过向SW_RST寄存器（地址0x10）写入1来重置AD9923A内部寄存器。
4. 加载所需的寄存器，以配置所需的VPAT组、V序列、场时序信息、高速时序、水平时序以及快门时序信息。
5. 要使部件进入正常功率运行状态，请将0x04写入AFE STANDBY寄存器（位[1:0]，地址0x00），并将0x60写入TEST3寄存器0xEA。如果CLO输出用于驱动晶体，则还需通过向寄存器0x16写入1来为CLO振荡器上电。
6. 默认情况下，内部定时核心保持在复位状态，即TGCORE_RSTB寄存器=0。向TGCORE_RSTB寄存器（地址0x15）写入1，即可启动内部定时核心的操作。如果CLI输入使用2倍时钟，请在重置定时核心之前，将CLIDIVIDE寄存器（地址0x30）设置为1。在启动主时钟（CLI）后，至少等待500微秒再重置定时核心，这一点非常重要，尤其是在使用晶体或晶体振荡器时。
7. 通过向MASTER寄存器（地址0x20）写入1，将AD9923A配置为主模式定时。
8. 将VDR_EN信号拉高至+3 V，以启用V驱动器输出。如果VDR_EN = 0 V，则所有V驱动器输出 = VM，且SUBCK = VLL。
9. 向OUTCONTROL寄存器（地址0x11）写入1。这将使输出在下一个SYNC上升沿之后变为有效。
10. 生成一个SYNC事件。如果上电时SYNC为高电平，则将SYNC输入拉低至少100纳秒。然后，再将SYNC拉高。这将使内部计数器重置，并启动VD/HD操作。第一个VD/HD边沿允许VD寄存器进行更新，包括更新OUTCONTROL以启用所有输出。如果外部SYNC脉冲不可用，则按照“在没有外部SYNC信号的情况下生成软件SYNC”一节中的描述，通过写入SYNCPOL寄存器来生成内部SYNC脉冲。

图7. 主模式下的推荐上电顺序和同步

图8. AD9923A与外部时序同步的SYNC时序

无需外部同步信号即可生成软件同步

如果外部同步脉冲不可用，可以通过向SYNCPOL寄存器（地址0x13）写入数据来生成内部同步脉冲。如果使用软件SYNC选项，则在加电过程中，SYNC输入（引脚35）应处于低电平（VSS）。加电过程完成后，通过将SYNCENABLE寄存器（地址0x12）设置为低电平，SYNC引脚即可用作输出。

上电后，按照“主模式推荐上电顺序”一节中的步骤1至步骤9进行操作。对于步骤10，不要使用外部同步脉冲，而是将1写入SYNCPOL寄存器以生成内部同步脉冲，并开始计时操作。

主模式操作期间的同步

在主模式操作期间，可随时使用SYNC输入将AD9923A计数器与