上海瞻芯电子新专利曝光：改良SiC器件 提升产品可靠性
碳化硅高科技芯片初创公司上海瞻芯电子科技有限公司申请了一项名为“半导体器件结构及其形成方法”的发明专利，该项专利中所提供的半导体结构和制备方法，相较于同种器件而言，其电场强度能够大幅降低，提高了半导体器件栅氧化层的可靠性。同时栅漏之间的电容也被大幅降低，从而极大的减少了开关功率的损耗。
据了解，传统的平面型碳化硅金属氧化物半导体场效应晶体管（Planar SiC MOSFET，例如垂直双扩散金属氧化物晶体管 VDMOS）由于器件尺寸较大，影响了器件的特征导通电阻，这会增加开关损耗，导致器件性能较差，并且，传统的平面型碳化硅器件成本较高，不利于推广利用。
图 1 半导体器件结构形成流程图
图 1 示是此专利提出的一种半导体器件结构形成方法的流程图，通过以上流程可以在衬底上生成第一介质层，并对第一介质层进行 P 型杂质离子注入和 N 型杂质离子注入，进而形成 P- 层及 JFET 层。然后将 JEFT 层的中间区域作为半导体器件结构的 JFET 区域，在 JEFT 区域两侧进行离子注入，形成半导体器件结构的体区域。接着再对该区域中的部分范围内进行离子注入，这样就会得到半导体器件结构的源极区域。
通过在半导体器件结构设置 JFET 区域，可以降低半导体器件的特征导通电阻，从而增加导通速度并减少开关功率损耗。而且我们在 JFET 区域上设置 P- 区域之后，还可以提高器件的栅氧化可靠性，有效降低器件的栅漏电容，同时又能进一步降低开关功率损耗。
图 2 半导体器件结构的工艺流程示意图
上图是本专利提出的半导体器件结构的工艺流程的示意图。我们可以从图中看到，在凸起的表面会生成保护层 5，并通过保护层 5 对未被凸起部覆盖的 JFET 层进行离子注入，进而能得到体区域 6。
源极区域的 P+区域 9 与 N+区域 8 相邻，在注入 N 型离子时，可以通过第三介质层中未被墙覆盖的区域（即 N+区域 8 上方的区域）进行 N 型离子注入，以形成源极区域的 N+区域 8。在形成源极区域的 N+区域 8 后，又能对相邻（靠外）一侧（与注入 N 型离子的区域不重叠，即 P+区域 9 上方的区域）进行 P 型离子注入，进而形成源极区域的 P+区域 9。
采用上海瞻芯此专利中的方法得到的半导体器件，相较于同种器件而言，其电场强度能够大幅降低，提高了半导体器件栅氧化层的可靠性。同时栅漏之间的电容也被大幅降低，从而极大的减少了开关功率的损耗。
在过去的一年中，全国半导体总投资达到 700 多亿元，其中 SiC 材料相关项目涉及 65 亿。国内 SiC 产业阵容不断扩大，无论是衬底、外延，还是器件和模组，国内都涌现了一批如上海瞻芯一样的优秀企业。希望在不久将来，能够将产业链扩展到全球，争取在全球市场占有一席之地。
上海瞻芯电子科技有限公司是一家由海归博士领衔的碳化硅（SiC）高科技芯片公司，于 2017 年 7 月上海临港科技城园区成立。瞻芯电子齐集海内外了一支经验丰富的 SiC 工艺及器件设计、SiC MOSFET 驱动芯片设计、电力电子系统应用、市场推广和产品运营等方面高素质核心团队。
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