台积电宣布3200平方毫米巨型芯片
除了5nm、4nm、3nm、2nm工艺进展和规划，台积电近日还公布了不少新的芯片封装技术，毕竟随着高性能计算需求的与日俱增、半导体工艺的日益复杂，单靠升级制程工艺已经不能解决所有问题。
除了5nm、4nm、3nm、2nm工艺进展和规划，台积电近日还公布了不少新的芯片封装技术，毕竟随着高性能计算需求的与日俱增、半导体工艺的日益复杂，单靠升级制程工艺已经不能解决所有问题。台积电的CoWoS-S晶圆级封装技术已经使用了很多年，大大突破了光刻掩膜尺寸的限制，芯片越做越大，内部封装的小芯片也越来越多。
2016年的时候，台积电做到了1.5倍于掩模尺寸的规模，单芯片内部可封装4颗HBM高带宽内存芯片，去年达成2x尺寸、6颗HBM，并计划明年实现3x尺寸、8颗HBM。
根据台积电最新公布的规划，2023年的时候，他们将把芯片做到4倍于掩模尺寸的程度，内部可以封装多达12颗HBM，再加上主芯片就有13颗，而总面积估计可达惊人的3200平方毫米。
作为对比，NVIDIA安培架构的GA100核心面积为826平方毫米，7nm工艺，540亿晶体管，也不过它的大约四分之一。
HBM技术发展迅速，虽然还不确定2023年会是什么样子，但无论容量还是带宽都将超越很多人的想象，上百GB、TB/s应该都不是事儿。
目前，最先进的三星HBM2e已经做到单颗12层堆叠，数据传输率3200MT/s，带宽至少4.92TB/s。
查看全文
作者最近更新
-
霍尼韦尔新一代JetWave卫星通信系统将显著提升公务机高速互联体验中电网
2022-10-18
-
安森美将主办一系列电源在线直播以提高工程师的电源设计敏锐性中电网2022-10-18
-
Gartner：2022年第三季度全球PC出货量下降19．5%中电网2022-10-18
评论0条评论