可编程晶振怎么改变频率
可编程晶振改变频率的核心原理是：通过内部集成的锁相环（PLL）和数字分频/倍频电路，对基础石英晶体产生的固定频率进行精密的数学运算（分频、倍频、分数分频），最终输出一个用户通过数字接口（如I²C、SPI）编程设定的目标频率。
以下是详细的步骤和原理：
1、基础频率源：
核心仍然是一个高品质的石英晶体振荡器（通常工作在相对较低的固定频率，例如10 MHz、20 MHz、25 MHz、50 MHz等）。这个频率非常稳定且精确（精度通常在±10~±50 ppm），但它是固定的。
2、锁相环：
· 可编程晶振内部集成了一个关键的电路——锁相环。
· PLL的基本工作原理：
· 压控振荡器：产生一个高频输出信号。
· 相位/频率检测器：将VCO的输出频率（经过分频后）与参考频率（来自基础晶体振荡器）进行比较。
· 电荷泵和环路滤波器： 将检测器输出的误差信号转换成平滑的电压信号。
· 反馈分频器： 将VCO的高输出频率除以一个可编程的整数N，得到反馈频率。当PLL锁定后，VCO的输出频率 Fvco 满足：Fvco = N * Fref。这里Fref 就是基础晶振的频率。
3、频率合成（分频与倍频）：
PLL的核心作用是利用基础频率Fref合成出一个新的、更高的频率Fvco = N * Fref。N是一个可以通过编程设置的整数（倍频系数）。
输出分频器：通常，Fvco的频率远高于最终需要的输出频率Fout。因此，在PLL的输出端（VCO之后）还有一个或多个可编程输出分频器。这些分频器将 Fvco 除以一个可编程的整数 M，得到最终输出频率：Fout = Fvco / M = (N * Fref) / M。
分数分频：为了获得更精细的频率步进（远小于 Fref），现代高性能可编程晶振普通采用分数-N PLL技术。整数分频器 N的基础上，分频比可以在N和N+1之间快速地、以一定比例切换。例如，平均分频比可以是N + F/K（其中 F和K是整数）。这使得输出频率可以表示为：Fout = (N + F/K) * Fref / M。F 和K 也是可以通过编程设置的参数。K 通常很大（例如 2²⁴），使得分数部分F/K可以非常小，从而实现极精细的频率分辨率（如0.1 ppm或更小）。
4、编程接口：
· 用户通过标准的数字接口（最常见的是I²C 或 SPI）与可编程晶振内部的寄存器进行通信。
· 制造商提供编程指南或配置软件，用户只需输入所需的目标输出频率Fout。
· 晶振内部的微控制器或状态机根据Fout、基础频率Fref 以及内部电路的限制，自动计算出最优的分频/倍频系数组合（N, M, F, K 等）。
· 用户通过接口将这些系数值写入晶振内部相应的配置寄存器。
5、输出驱动：
合成并分频后的信号经过输出缓冲/驱动电路，转换为具有标准电平（如LVCMOS、LVDS、HCSL等）和驱动能力的时钟信号输出。
总结关键点：
· 基础固定频率：核心是稳定但固定的石英晶体振荡器。
· 数学变换： 利用可编程的PLL（整数/分数分频）和输出分频器，对基础频率进行精确的乘法和除法运算。
· 公式：Fout = (N * Fref) / M（整数模式）或更精细的 Fout = ((N + F/K) * Fref) / M （分数模式）。
· 数字控制： 用户通过I²C/SPI接口设定目标频率Fout，晶振自动计算并设置内部参数 N, M, F, K。
· 灵活性： 通过改变这些数字参数，可以在晶振支持的频率范围内，产生几乎任意所需的输出频率（分辨率可达ppb级），而无需更换物理晶体。
· 附加功能：许多可编程晶振还集成了其他可编程功能，如输出电平选择、使能/禁用控制、扩频调制（SSM）等，也是通过相同的接口配置。
因此，可编程晶振并不是通过物理方式改变石英晶体本身的振动频率（那是VCXO的原理），而是通过复杂的数字频率合成技术，将固定晶体频率“转换”成用户所需的任意目标频率。
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公司主营产品包括晶振、可编程振荡器、（VC）TCXO、三级钟、锁相环芯片以及实时时钟芯片等。研发产品通过了AEC-Q200、IATF16949车用体系认证及ISO14001-环境管理体系、ISO9001质量管理等体系认证，全频率产品生态链广泛应用于车载、通信、工业、医疗和军工等领域。
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