DS90URxxx-Q1：支持5 MHz至43 MHz频率范围的24位FPD-Link II串行器与解串器芯片组详解
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DS90URxxx-Q1：支持5 MHz至43 MHz频率范围的24位FPD-Link II串行器与解串器芯片组详解
DS90UR241串行器与DS90UR124解串器芯片组构成了一对易于集成的发送和接收组件，可通过单条LVDS链路以120 Mbps至1.03 Gbps的速率传输24位并行LVCMOS数据。DS90UR241负责将24位并行LVCMOS数据转化为嵌有时钟、具备加扰和直流平衡特性的高速LVDS串行数据流，从而增强传输质量并支持交流耦合。DS90UR124接收并解析该数据流，恢复出原始的并行数据与时钟。
该芯片组设计用于在屏蔽双绞线（STP）上以5 MHz至43 MHz的频率传输数据，传输距离可达10米。其解串器无需独立的参考时钟即可完成数据锁定，从而显著简化系统设计并降低整体复杂性与成本。解串器无论输入数据模式如何，均能与串行器同步，具备真正的“即插即锁”功能。
此外，解串器无需特殊的训练模式或同步字符即可锁定数据流，并通过提取输入流中的嵌入时钟信息验证数据完整性，然后执行解串操作。其锁定状态由LOCK信号指示，在锁定成功后，该信号被置为高电平。
功能扩展
解串器支持可选的@SPEED BIST模式，配备BIST错误标志及LOCK状态报告引脚。并行输出端的信号质量可通过SLEW控制与PTOSEL输入调节，以优化系统性能并降低噪声与电磁干扰（EMI）。芯片组还提供掉电控制功能，以满足不同应用场景下的功耗需求。
典型应用场景
1. 数据传输应用
DS90UR241与DS90UR124组成的SERDES对可通过单条串行LVDS链路传输24位并行LVCMOS数据。数据串行化过程通过集成PLL实现，将时钟信息嵌入数据流。解串器则从中恢复时钟与控制信息，并通过监测输入流确定锁定状态，最终通过LOCK信号反馈结果。
2. 显示接口应用
DS90URxxx-Q1芯片组适用于主机（GPU）与显示设备之间的接口，支持RGB666 18位色深及1280×480显示分辨率。在该配置下，18位颜色信息（R[5:0]、G[5:0]、B[5:0]）以及控制信号（VS、HS、DE）均通过串行链路传输，同时支持3个备用位，工作频率范围为5至43 MHz。
3. 典型连接方式
图1展示了DS90UR241串行器在典型应用中的连接示意图。LVDS输出端通过100Ω终端电阻与100nF耦合电容连接至传输线路。旁路电容应布置在电源引脚附近，建议至少使用三个0.1μF电容进行本地滤波。系统通用输出（GPO）控制TPWDNB，TRFB引脚拉高以在TCLK上升沿锁存数据。RAOFF引脚被置低以启用数据解扰，VODSEL引脚则被拉低以实现标准LVDS摆幅。
图4则展示了DS90UR124解串器的典型连接方式。LVDS输入端同样采用100Ω终端电阻与100nF耦合电容。电源引脚旁应布置至少四个0.1μF旁路电容，GPO信号控制RPWDNB，RRFB引脚被拉高以在RCLK上升沿选通数据。RAOFF引脚被拉低以解扰数据，输出端的信号质量由SLEW与PTOSEL控制。
设计示例与参数
1. DS90UR241-Q1 典型连接
图1. DS90UR241连接图
设计参数如下：
VDD：3.3 V
DOUT±交流耦合电容：100 nF
DOUT±终端电阻：100 Ω
PCLK频率：33 MHz
详细设计程序中，DOUT±输出端需外接0.1-μF耦合电容与100-Ω终端电阻，旁路电容布置于电源引脚附近，至少使用三个0.1-μF电容进行本地旁路。根据电源噪声要求，可能需要额外电容及铁氧体磁珠以抑制噪声。PDB信号上设置RC延迟，以延迟电源稳定前的器件启用。
2. 功耗与噪声考量
该芯片组采用全LVCMOS设计，具备低功耗特性。其LVDS输出采用恒流源设计，有效减小了功耗与频率之间的斜率关系。
解串器的噪声容限定义为其在抖动或相位噪声影响下仍能正确恢复数据的能力，涉及串行器、传输介质与解串器之间的噪声耦合。相关图形详见图2。
RxIN_TOL_L与RxIN_TOL_R分别表示左侧与右侧的输入容差。
图2. 接收器输入容差与采样窗口
3. 传输介质与信号质量
串行器与解串器适用于点对点配置，可通过PCB走线或双绞线电缆实现连接。传输介质需在两端进行端接，以确保阻抗匹配。推荐使用100Ω差分阻抗的电缆与连接器，以减少信号反射。
信号质量可通过评估接收端差分眼图开度判断，接收器输入容差与差分阈值电压共同决定可接受的眼图开度。图3展示了眼图张开度与接收器规格之间的关系。
图3. 接收器输入眼图开度
4. 实时热插拔支持
芯片组支持实时热插拔操作，DS90UR124可在系统运行状态下完成数据锁定，适用于需要动态连接的工业与汽车应用。
电源与布局建议
1. 电源配置
该设备需3.3 V核心供电，部分型号提供独立电源引脚以隔离噪声。建议通过多层PCB结构实现电源与地层分离，以减少开关噪声影响。推荐使用射频陶瓷电容（0.01–0.1 μF）与钽电解电容（2.2–10 μF）组合旁路设计。
2. 布局实践
LVDS线路应远离LVCMOS信号，以避免耦合。建议使用4层以上PCB设计，并确保电源与地层采用薄介质（2–4密耳）以降低寄生电感。旁路电容应布置在电源引脚附近，优先采用表面贴装电容，以减小寄生效应。
为改善高频性能，建议在电源与地引脚之间使用过孔连接到电源层，同时控制端接电阻靠近发射端与接收端。推荐使用100Ω差分端接电阻，确保阻抗匹配。
更多关于LVDS互连的设计建议可参考TI文档，包括布线规则、差分对间距、过孔数量控制以及高速应用中的差分连接器使用。
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